多層基板による強結合ストリップ線路の試作と検証
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1. 概要
近年,6層を越える多層基板1が低コストで製造できるようになっており,趣味の回路設計においても選択肢が広がっています. このような多層基板であれば,内層に信号を通すことができ,EMC(Electromagnetic Compatibility)やSI(Signal Integrity)の面でアドバンテージがあります. また,内層で結合線路を構成することで,モード分散が少なく,強い結合をもった線路を実現できるため,方向性結合器やハイブリッド等の回路への応用が期待できます. そこで今回は,今後積極的に多層基板を使っていくためのデータを蓄積すべく, 格安な6層基板を使って,内層ストリップ線路について基礎的な検討を行いました.
2. イントロダクション
近年,中国メーカーの価格競争により,プリント基板製造サービスの低価格化が進み,多層基板をかなり安く作ってもらえるようになりました. 特に,これまでホビー用途ではなかなか手を出せなかった6層や8層の基板が,1000円以下で製造2できるのは驚きです. 多層基板を用いて回路を設計する場合,4層の基板であれば部品面に信号を通し,内層はGNDや電源のベタに使われることが多いですが, 6層あれば内層にストリップ線路構造で信号を通すことができ,設計の幅がかなり広がります.
線路の上下がGND導体で囲われるストリップ線路は,上面が空間に晒されているマイクロストリップ線路やコプレーナ線路構造と比較して, 放射による損失が少ない利点があり,理想的なTEMモード(に近い状態3)で信号が伝搬するため,高周波信号の伝送に適しています. また,多導体線路(n+1導体系)において,均一媒質中のストリップ線路構造3では各モードにおける信号の伝搬時間が等しくなるため, 遠端クロストークが生じません(生じないとは言っていない). ということで,高速,高周波信号を伝送するうえで内層ストリップ線路は利点が多く, 多層基板の低価格化により,趣味の電子工作においても選択肢として考えられるようになったのは喜ばしい限りです. その他にも内層の2層間を跨ぐように結合線路を構成することで強い結合を実現することができ, さらには前述したように偶奇モード間の位相速度差が抑制できることから,方向性結合器のようなアプリケーションへの応用も可能です.
一方で,一般的に部品やコネクタは基板の表面に実装されるため,信号を内層に持っていくためにはvia等の構造が必要となり, 構造変換部における伝送特性の劣化が気になります. このような懸念もあり,設計の手間が増えることから今のところホビー用途では,まだ多層基板がそこまで普及していないように感じられます. しかし,確かに配線密度だけで見れば別に両面で事足りるような回路であっても,信号を内層に通せることによるEMCやSI的なメリットは大きいはずです. ということで,物は試しに実際に6層基板を用いて線路を試作して,格安な業者による基板の実力は如何程なものか検証しました.
3. 基板の選定とDUTの設計
(この記事を書いた2024年9月時点では)JLCPCBがキャンペーンを行なっており, 50 mm四方までであれば6層や8層の基板が5枚$2で作れるようになっています. 円安とはいえ,送料込みで1000円あれば6層基板ができるとは驚きです. ということで実際にこの6層基板を注文して検証を行うため,DUTを設計します.
3.1. 多層基板の層構成
多層基板は樹脂やガラスクロスからなる硬化した積層板(コア材)と, ガラスクロスに樹脂を含浸させた半硬化状態のプリプレグとを貼り合わせ,プレスすることで作られます. このとき,どのようなコア材とどのようなプリプレグをどういう順番で積層(スタックアップ)するかによって基板の性質が変わってくるため, 回路を設計するうえでは,予めどういったスタックアップを使うのか決定,確認しておく必要があります. ということでJLCPCBの標準スタックアップを例に,実際の層構成を確認しましょう.
4層のスタックアップ
JLCPCBで4層以上の基板を注文する再は,Impedance Controlの項目でYesを選択することで, 複数のスタックアップのなかから任意の層構成を指定することができます. 特に指定を行わない場合,No requirement Stackupとして以下のような構成で製造されるようです. これはJLC04161H-7628 Stackupと同じ構成になっています. この例のように4層の基板ではL2-3間にコア材を用い,上下にプリプレグを入れた構造が一般的であり, JLCPCBで選択できるスタックアップは全てこの順番となっています.
この構成ではコア材を用いたL2-3間は層間が1.065 mmあるのに対し, プリプレグ1層のL1-2, L3-4間は0.2104 mmと層間にかなり差が大きいため注意が必要です. この場合,内層にストリップ線路を通すのには向きませんが,一方で内層をGNDベタにして表層にMSLやGCPW等を配線する場合,線路幅を細くできるため, IC等のフットプリントと伝送線路間での不整合を抑え,特性の改善に繋がります. また,この例は全体の基板厚を1.6 mmとした場合ですが,基板厚を変更した場合はコア材の厚みが変わり,プリプレグ部分の厚みは変化しません. そのため,基板厚を0.8 mmとすると各層間の厚みが割と均等な感じの構成にすることができます.
6層のスタックアップ
6層の場合,以下のようにL2-3, L4-5間にコア材を用いた層構成が一般的です. また,構成によってはL3-4間にもコア材が入っているものもあります.
この構成ではL3-4間は0.1088 mmのプリプレグとなっており,基板全体の厚み(1.6 mm)に対してかなり薄くなっています. そのためL3やL4にストリップ線路を配線する場合,上下のGNDからの距離がほぼ同じ上下対称に近い構造にでき,設計しやすい利点があります. また,L3-4の両方に線路を配置することで,後述するブロードサイド結合線路を構成でき,強い結合を得ることができます.
今回は強結合ストリップ線路を試作,評価したいというモチベーションがあるので,この6層のスタックアップを選択し, L1, L6をGND面に,L3, L4に線路を配置する構成4を取りました.
3.2. ストリップ線路
今回選択した6層のスタックアップでは,基板厚に対してL3-4間の距離が近いため,L3やL4に線路を配置した場合, ほぼ上下対称に近いストリップ線路構造になります. ストリップ線路構造の特性インピーダンスについては様々な文献等に設計式が載っており,容易に計算することが可能です. しかしながら,このスタックアップではL1-2, L5-6間のプリプレグ(3313)とL3-4間のプリプレグ(2116), そしてL2-3, L4-5間のコア材の全てで比誘電率が異なります. このような誘電率の不均一な媒質中のストリップ線路について,手計算は面倒です. JLCPCBでも自社で扱っているスタックアップ上での伝送線路を設計するためのツールを提供していますが, 導体厚の扱いやその他解析条件などがどのようになっているのかわからなかったため, 使いなれたシミュレータ5で適当に50 Ωになりそうな線路を設計しました. 基板の誘電率についてはJLCPCBの計算ツールのヘルプに書いてある条件を入力します. このあたりの値について,高周波域ではもう少し低い値になりそうな気もしますが,とりあえずはそのまま信じることにしました. また,L2-3, L3-4間のコア材部分の厚みについて,スタックアップの表を確認するとコアが0.55 mm,銅箔0.0152 mmに対し, with copper coreが0.55 mmと指示されています. この部分については以下の図のように解釈してモデル化しました.
ということで設計した回路としては以下のように,ただ両端にコネクタを付けた線路が2本あるだけのものになります. 6層の基板ですがL1とL6を全面ベタGNDとしてL3に線路を配置,L2, L4, L5には何もパターンを置かない超贅沢仕様です(これが後に悲劇に繋がります).
配線は以下のように,スルーホールを通してコネクタから垂直に給電する構造と, エンドランチコネクタから短いMSLを通り,viaを通して給電する構造の2通りを設計しました. この2つを比較し,内層のストリップ線路を用いる際に,大径のPTH6から垂直給電するのと, MSLから線路幅に近いvia7で内層へ導入するものとどちらを選択すべきかの指標を得ることを目的としています. また,小径のviaに直接給電できるストリップ線路用の垂直(Vertical Launch)コネクタも市販されていますが, それなりに良い値段がするので今回は検証していません. 先述したシミュレーションから,ここでは線路幅を0.635 mm(25 mil)とし,特性インピーダンスが50.46 Ωとなる線路を設計しました.
今思えば,長さの違う線路を用意してTRLや2xThruを取れるようにしておけば, コネクタ部の影響を除去して線路単体の評価(損失や実効誘電率など)を取ることができ, 先に疑問を呈した誘電率の周波数特性についても情報が得られるかと思います8. が,これを作った時(2024年春頃)は線路単体の特性よりもコネクタやMSLとvia,内層の線路などの構造不連続部に興味があり, 色々入れると50 mm四方に収まらなくなるため,試作してません. とはいえ基板単体の特性も気になるところなのでいずれこちらも検証できればと思います.
3.3. 強結合線路
ストリップ線路で結合線路を実現する場合,以下のように線路を左右に並べたエッジ結合と上下に並べたブロードサイド結合の2つの構造が考えられます. エッジ結合線路では左右の線路間\(g\)によって線路の結合度が決まります.線路同士の間隔を狭くするほど結合は強ぐなりますが, 基板のデザインルールによってその最小間隔は制限されます. 一方のブロードサイド結合線路では線路の上下間隔\(d\)と左右のオフセット\(s\)によって結合度をコントロールすることができます. 線路の上下間隔\(d\)は使用する基板のスタックアップによって決まり,今回は0.1088 mmとなります.
一般的には2信号を同一の層に配置したエッジ結合線路が用いられることが多いかと思いますが, 今回は使用するスタックアップとデザインルールの範囲内で実現できる最も強い結合度を確認するため,左右のオフセットを0とし, 2本の線路完全に上下に重なったブロードサイド結合線路を設計しました. この構造では線路とGNDの間を遮るようにもう他方の線路が配置される上下対称形状となり,以下のような電界分布となります9. このことから,偶モードと奇モードで線路の特性インピーダンスに大きな差が生じ,非常に強い結合を実現することができます10.
設計した回路は以下のようになります. 線路幅は\(\sqrt{Z_\mathrm{e}Z_\mathrm{o}}\)が50 Ωとなるよう,0.29 mmとしました. このとき,おおよそ3 dBの結合度が得られるはずです. また. ブロードサイド結合線路部分の物理長は15 mmとしました. このとき,電気長はおおよそ104 psとなり2.4 GHzで1/4波長となります.
4. 試作,実験
4.1. 内層ストリップ線路
4.1.1. カスだった例
基板ができあがったので,とりあえずエンドランチコネクタを付けて測定しました. JLCPCBでは6層以上の基板は標準で(追加料金無しに)表面処理がENIG(無電解金メッキ)に,更にviaがPOFV(Plated Over Filled Via)になります. 線路の周りはかなりviaを並べているのですが,樹脂埋めされていると遠目にはまったくわかりません. また,コネクタ部分のパッド部にもviaがたくさんいますがきちんとメッキが掛かっており,平坦に仕上がっています. これだけ綺麗な基板ならさぞ良い特性が期待できそうです.
が,得られたのは以下のような特性……あまりにもカスですね.
いくらなんでも悪すぎます. なにが悪いのでしょうか? おしえて僕は何処を直せばいい,ずっと探さなくてもTDRを取ればすぐにわかります.
さて,TDRを見るに,ストリップ線路部分の特性インピーダンスが異様に低いことがわかります. この原因は何でしょうか?線路幅の計算を間違えたり,線路を配置する層を間違えていたりといった原因が考えられそうです. しかし,外から基板を眺めていても内層の線路がどうなっているかはわかりません. そこで基板を中央で切断し,線路の断面構造を観察することにしました11.
さて,以下の写真を見て何か気付いた点はあるでしょうか? そうです,本来であれば何もパターンが無いはずのL2, L4, L5に銅箔ベタがいます. より正確には,GNDのviaと繋がっていないようなのでフローティング状態になっているのだと思います. ともかく,特性が悪かった原因はこの銅箔で決まりでしょう. 特にL3直下のL4に浮遊導体がいることから,線路の容量が増加し,特性インピーダンスが低くなっていると考えられます.
ということで入稿したガーバーデータと実際に納品されたものが異なっていることがわかったので,カスタマーサポートに問い合わせました. 1日1往復くらいのゆっくりしたやりとりで,話がまとまるのに一週間ほどかかりましたが,どうやら
- 入稿したデータはL1, L6が全面ベタ,L3のみに線路がありL2, L4, L5はパターン無し(正確にはL1-6を繋ぐviaのパッドがある)
- データを作成した先方のエンジニアが,6層基板を頼んでおきながら3層しか使わないのはおかしいと考える
- パターンの無いL2, L4, L5はガーバーがネガデータであると解釈してベタ層にした
ということがあったようです. こちらとしては,あえて6層のスタックアップで3層のみ使用したデータを入稿しており,またネガデータという指示も出していませんので, 今回の件に関しては先方のミスということで入稿したデータ通り再製造して頂けることになりました. 基本的にはポジデータのガーバーを入れればその通りに製造してくれるとは思いますが,皆さんも基板を変な使い方したデータを送る際は気を付けましょう.
4.1.2. 気を取り直してもう一回
再製造してもらった基板が届いたので,気を取り直して実験します. その前に念のため,基板を切って断面を確認しておきました. 今度はきちんと注文通りに製造してもらえているようです.
ここで改めてコネクタ部分について説明します. エンドランチコネクタについては通常の使い方通り,ただ取り付けるだけです. 今回は怪しい中国製の3.5 mmエンドランチコネクタを使いました. かなり安く,特性も悪くなく,そしてSouthwestだったりワカ製作所だったりのエンドランチと穴位置が合っていてそのまま取り付けられて便利です. 何よりSMAや2.92 mmのエンドランチは多くても3.5 mmのエンドランチは他所ではなかなか売っていない気がします. Kコネはアナル弱そうなので,こういった試作で何回も使い回す用に安くて堅牢な3.5 mmコネクタはありがたいです. 今回,設計ミスで基板端まで線路が来ておらず,コンマ何ミリか見るからにインピーダンスが高そうな隙間ができてしまっているのが心残りです. この影響はどのくらい見えるのでしょうか.
そして,もう一方の垂直トランジションですが,以下のように安いSMAコネクタの誘電体部分を切って,中心導体部分をPTHに挿します. 今回使用したコネクタは中心導体径が0.6 mmくらいでしたので,PTHの内径を0.65 mmとしましたが良い感じです. 中心導体部分は軽くはんだ付けし,GND部分はフランジと基板側の電極がしっかり接触する用ネジ止めしました.
では早速測定していきましょう. 外から見た限りでは先程のカス基板と変わりませんが,良く見ると製造番号が違います.
で,測定した結果は次のようになります. 先程よりはマシですが,そこまで良く無い気もします. 2-3 GHzくらいまでは実用に耐えるでしょうか. エンドランチと垂直接続を比較すると低域側ではエンドランチを用いたものの方が反射が少なそうです. エンドランチ-MSL-via-ストリップ線路と構造変換部が多いのでどうなのかなとも思いましたが,セクションが短いので低域側では気にならないのでしょうか. ちなみに,今回は表層のMSLと内層のストリップ線路を繋ぐviaは1.6 mmの基板を貫通しています. 高周波基板ではバックドリルや非貫通ビアが良いとされていますが, 今回の構成ではviaのスタブによる伝送零点は12 GHzくらいに出てくると予測され,この周波数域では問題になりません.
更に詳しく,TDRも見てみましょう. まずどちらも共通して言えることとして線路部分の特性インピーダンスが50 Ωよりもやや低くなっていそうなことがわかります. この要因としては基板厚ないしは誘電率が想定と異なっているなどが考えられます. この切り分けのためにもやはり,Delta-Lなどのサンプルを作成して評価したいところです. また,エンドランチコネクタではトレースが高インピーダンスから,垂直接続では低インピーダンスから始まっていることがわかります. エンドランチコネクタの場合,先述したように基板端部の設計ミスから同軸部とMSL部の間に高インピーダンスの空隙があり, また垂直接続では0.65 mmと大径のPTHから給電していることが原因であると考えられます.
4.2. ブロードサイド結合線路
結合線路についても同様に測定を行います. 残念ながら,手元に4ポートを同時に評価できる測定系が無いため,以下のように2ポートをVNAに接続し,残りの2ポートを終端してそれぞれ測定します. この測定方法ではfull 4-port校正されたVNAと異なり,VNAに繋がず外部で終端しているポートのロードマッチを補正できない問題があります. つまり,得られた測定結果は残る2ポートの終端器からの反射の影響を含んだ結果となります. 今回使用している終端器はそこまで良いものでは無いのでこの影響は割と大きい気がします……
で,測定した結果が以下のようになります. おおよそ2.4 GHz付近で\(S_{21}\)と\(S_{31}\)が重なっており,3 dBの結合という設計時の想定と合致しているように思えます. しかし,図中に点線で示した-3 dBのラインと比較すると利得が低く,ロスが多いことがわかります.
Thruポート(\(S_{21})\)とCoupledポート(\(S_{31})\)の出力間の電力分配比と位相差に注目すると以下のようになります. やはり,2.4 GHz付近でほぼ等分配となっており,設計通り3 dBの結合線路が実現できていることが確認できます.
また,以前試作した方向性結合器よりもアイソレーション(\(S_{41})\)が良いこともわかります. これは偶,奇モード間の位相速度差が小さいストリップ線路の利点です.
5. まとめ
今回は,キャンペーンで$2という破格の安さで作れた6層基板を使って,内層に線路を入れた回路を試作しました. ストリップ線路構造ではviaによるトランジションの影響はあまり見えなそうですが, 初期設計ではあまり良い特性が得られていないので今後,GCPWの例と同様にコネクタ周りの最適化を行いたいところです. また,線路部分の特性インピーダンスについてもシミュレーションとズレていそうな傾向が得られたため, 基板のパラメータの同定とモデル化のため,Delta-L等のサンプルを作成して検証を進めたいと考えています.
また,内層を2層使ったブロードサイド結合線路では,設計通り3 dBの強結合を確認することができました. こちらの線路についてはかなり精度良く結合度を設計,実現できているようですので, 今後多段の方向性結合器やハイブリッドカプラなどの応用回路を設計,試作したいと思います.
Footnotes:
ここでは層数として銅箔の数を用います.基板(誘電体)の層数は銅箔の層数-1です.
この記事を執筆した2024年9月時点の情報です.キャンペーンセールっぽいので通常価格はもっと高そうではある.
実際の多層基板はコア材とプリプレグなどで僅かに誘電率が異なる不均一媒質であるため完全な純TEMモードでは無い.
6層基板ですがL2, L5は完全に使いません.勿体無い気もするけど両面でも4層でも6層でも$2なので良し.
Ansys Q2DとAutodesk FusionのSignal Integrity Extensionを使用しました.
今回は1個数十円程度の安いSMAコネクタを加工して垂直コネクタを作りました.コネクタのピン径が0.6 mm程度であったため,基板には内径0.65 mmのPTHを開けています.
今回viaは全て内径0.3 mmとしています.パッド径を0.7 mmとしており,50 Ω線路幅と近い径になっています.
詳しくはIPC-TM-650 2.5.5.14あたりを見てください.
電界は電気壁に垂直になります.右の図で対称面に斜めに矢印が通過しているように見えるのは気のせいです.
線路間のキャパシタンス\(C_\mathrm{m}\)が大きくなります.詳しくは結合線路に関する記事を見てね.
基板カッター(ダイアモンドの切断砥石で切るやつ)で切ったあと,ビアが綺麗に見える場所までヤスリで削ります.その後,目の細かいスポンジヤスリでさらに磨き,無水エタノールやIPA等で洗浄すると綺麗に観察できます.